module femtoPLL #(
    parameter freq = 54  // Default to 54 MHz
) (
    input wire pclk,
    output wire clk
);
    // Tang Primer 20K (GW2A-18) PLL Configuration
    // Input: 27 MHz
    // Output: 54 MHz
    
    rPLL #(
        .FCLKIN("27"),
        .DEVICE("GW2A-18"),
        .IDIV_SEL(0),     // Input Divider = 1
        .FBDIV_SEL(15),   // Feedback Divider = 16 (VCO = 27*1*16 = 432 MHz)
        .ODIV_SEL(8)      // Output Divider = 8    (Out = 432/8 = 54 MHz)
    ) pll_i (
        .CLKOUTP(),
        .CLKOUTD(),
        .CLKOUTD3(),
        .RESET(1'b0),
        .RESET_P(1'b0),
        .CLKFB(1'b0),
        .FBDSEL(6'b0),
        .IDSEL(6'b0),
        .ODSEL(6'b0),
        .PSDA(4'b0),
        .DUTYDA(4'b0),
        .FDLY(4'b0),
        .CLKIN(pclk),
        .CLKOUT(clk)
    );
endmodule