kaltinsoy/verilog
1
0
Fork 0
Code Issues Pull Requests Packages Projects Releases Wiki Activity

verilog

Browse Source
This commit is contained in:
k0rrluna
2024-07-12 23:57:42 +03:00
parent 610e059b8a
commit 997713f8f2
11 changed files with 359 additions and 7 deletions
Download Patch File Download Diff File Expand all files Collapse all files

20
labs/lab6/bibp.v
View File

@ -1,14 +1,24 @@
module bibp #(parameter UZUNLUK = 8)(
input [UZUNLUK + 2:0] buyruk,
output [UZUNLUK:0] sonuc
/* output reg [(UZUNLUK/2) - 1:0] v1,
output reg [(UZUNLUK/2) - 1:0] v2, */
output reg [(UZUNLUK/2):0] sonuc
);
localparam halfUZUNLUK = UZUNLUK/2;
localparam [halfUZUNLUK - 1 : 0] v1 = buyruk[UZUNLUK - 1: halfUZUNLUK];
localparam [halfUZUNLUK - 1: 0] v2 = buyruk[halfUZUNLUK - 1 : 0];
/* localparam halfUZUNLUK = UZUNLUK / 2;
localparam v1 = buyruk[UZUNLUK - 1 : halfUZUNLUK];
localparam v2 = buyruk[halfUZUNLUK - 1 : 0];
*/
/*assign v1 = buyruk[UZUNLUK - 1 : UZUNLUK/2];
assign v2 = buyruk[UZUNLUK/2 : 0];*/
wire [(UZUNLUK/2) - 1:0] v1,v2;
always@(*) begin
case(buyruk[UZUNLUK + 2: UZUNLUK -1])
v1 = buyruk[UZUNLUK - 1 : UZUNLUK/2];
v2 = buyruk[(UZUNLUK/2) - 1 : 0];
case(buyruk[UZUNLUK+2:UZUNLUK-1])
3'b000: sonuc = v1 + v2;
3'b001: sonuc = v1 - v2;
3'b010: sonuc = v1 & v2;